שפת תיאור חומרה VHDL

Size: px

Start display at page:

Download "שפת תיאור חומרה VHDL"

Dylan Holmes
5 years ago
Views:

1 בס"ד משרד החינוך המינהל למדע ולטכנולוגיה הפיקוח על מגמת הנדסת אלקטרוניקה ומחשבים ומגמת מערכות בקרה ואנרגיה מגמת הנדסת אלקטרוניקה ומחשבים תכנית לימודים למקצוע שפת תיאור חומרה VHDL סמל מקצוע כיתה י"ד כסלו תשס"ז (דצמבר 2006)

2 תכנית הלימודים במקצוע שפת תיאור חומרה VHDL 108 שעות כיתה י"ד מספר שעות ראשי פרקים VHDL ושל רכיבים בני- תכנות ההתפתחות של שפת 1. עקרונות ושלבים בתכנון מערכות ספרתיות 2. מבנים (בלוקים) עיקריים בתכנית בשפת VHDL 3. סוגים עיקריים של משתנים 4. אופרטורים ופקדים לוגיים ואריתמטיים 5. מימוש של מערכות על- פי תכנון מקבילי 6. תכנון סידרתי (טורי) ושימוש ב- PROCESS 7. תכנון של מערכות ספרתיות כמכונות מצבים-( Machines (State 8. Prjects) (Hierarchical עקרונות התכנון ההיררכי של מערכות ספרתיות פונקציות, פרוצדורות וחבילות תקניות (סטנדרטיות) 11. עקרונות של כתיבת Test Bench 12. מטלה מסכמת סך-הכול 2

3 ה, ה, 3 שעות 1. התפתחות של שפת VHDL ושל רכיבים בני תכנות המטרה של שפת VHDL יתרונות של שפת VHDL על פני שיטות מימוש אחרות של 1.1 מערכות ספרתיות. ההיסטוריה של שפת.VHDL השוואת השימוש בשפת VHDL לשיטת המימוש הקלאסית Randm Lgic 1.2 רכיבים בני-תכנות חזרה. רכיבים מסוג PLA ו- PAL תיאור המבנה העקרוני של רכיבים מסוג CPLD ו-.FPGA 5 שעות 2. עקרונות ושלבים בתכנון של מערכות ספרתיות עקרון התכנון "מלמעלה למטה",,TOP DOWN עקרון התכנון "מלמטה למעלה",.BOTTOM UP תהליך התכנון ופירוט השלבים השונים במימוש של מערכת ספרתית בשפת VHDL לפי מפרט ידוע: הידור(קומפילציה), הדמיה (סימולציה), סינתזה וצריבה. מושגים בסיסיים בשפת VHDL הצגה ראשונית..Entity, Event, Architecture, Cmpnent, Signal, Cnstant שעות 3. מבנים (בלוקים) עיקריים בתכנית בשפת VHDL 3.1 תכנון וכתיבה של ישות.(ENTITY) תיאור הממשק לסביבת העבודה.(PORT) אופן ) (MODE פעולה של משתנים:.INOUT,OUT,IN מבנה גוף התכנית, בלוק ה- ARCHITECTURE בלוק ה- PROCESS ותפקידו הסבר כללי*. מבנה של תכנית קלאסית * פירוט נרחב מופיע בסעיף

4 8 שעות סוגים עיקריים של משתנים.4 משתנים לוגיים, אופן השימוש בהם ואופן ההצבה בהם..(STD_LOGIC_VECTOR, STD_LOGIC, BIT_VECTOR, BIT) משתנה מסוג.INTEGER השימוש במשתנה ואופן ההצבה בו אופן הקצאת החומרה למשתנה. SIGNAL) (VARIABLE, והשימוש בהם. הצהרה על משתני עזר פנימיים הכרת השימוש במשתנה עזר מסוג.SIGNAL שימוש ב- SIGNAL כ-"חוט מקשר" בין מבנים. הגדרת משתנה כללי מסוג VARIABLE והכרת השימוש בו מתן שמות חלופיים למשתנים.(ALIAS) הגדרת קבוע.(CONSTANT) משתנים כלליים (GENERIC) ואופן השימוש בהם. 2 שעות 5. אופרטורים ופקדים לוגיים ואריתמטיים 5.1 הכרת האופרטורים הלוגיים:.XNOR, XOR, NOR, NAND, NOT, AND, OR 5.2 הכרת אופרטורים אריתמטיים ולוגיים: +,-,,*,/,<,>.=.SLL, SRL, SLA, SRA, ROL, ROR הכרת 5.3 פעולות הזזה אריתמטיות ולוגיות: 6 שעות 6. מימוש מערכות על-פי תכנון מקבילי הבנת המהות של התכנון המקבילי והצורך בו. תכנון של מערכות צירופיות באמצעות אופרטורים לוגיים בלבד. הוספת התניות בגוף התכנית, מחוץ ל- PROCESS לימוד השימוש בתנאי.WITH...SELECT לימוד השימוש בתנאי, WHEN...ELSE הדגשה של האפשרות לביצוע של עדיפויות בדיקה. 6.4 מימוש של מערכות צירופיות, שימוש בהתניות מחוץ ל- PROCESS. 4

5 16 שעות 7. תכנון סידרתי (טורי) ושימוש ב- PROCESS הבנת המהות של התכנון הסדרתי (טורי) ושל הצורך בו. הכרת המבנה, התצורה והמשמעות הלוגית של בלוק ה- PROCESS. רשימת רגישויות הבנת המושג רשימת רגישויות. תיאור של היווצרות LATCH כתוצאה משימוש שגוי ברשימת רגישויות הכרה של תכונת אירוע (EVENT) ושיוכו של אירוע למשתנה. ביצוע של השהיה ושל השהיה מותנית באמצעות שימוש בפקודת WAIT UNTIL- WAIT 7.6 ביצוע של התניות בתוך ה- PROCESS. לימוד של תנאי מסוג,IF הדגשת האפשרות של ביצוע עדיפויות בדיקה לימוד של תנאי מסוג.CASE 7.7 שימוש במשתני עזר פנימיים,,VARIABELS ל- PROCESS. פיתוח של מערכות עקיבה (מערכות עם זיכרון) עם שימוש בהתניות: 7.8 מימוש של הדלגלגים:.SRFF,JKFF,TFF,DFF כתיבת קוד לאיפוס סינכרוני ואיפוס אסינכרוני. מימוש של מונים: מונה בינארי, מונה עשרוני ומונה ג'ונסון שעות 8. תכנון של מערכות ספרתיות כמכונות מצבים Machines) (State 8.1 הגדרת טיפוסי משתנים חדשים על-ידי המשתמש (TYPE) user defined types - עקרונות הפעולה ואופן המימוש של מכונת מצבים בשיטת.MOORE עקרונות הפעולה ואופן המימוש של מכונת מצבים בשיטת.MEALY ביצוע של פעולת סרק,.NULL אופן המעבר בין מימוש של מכונת מצבים בשיטת MOORE למימוש של מכונת מצבים בשיטת.MEALY אופן המעבר בין מימוש של מכונת מצבים בשיטת MEALY למימוש של מכונת מצבים בשיטת.MOORE

6 12 שעות 9. עקרונות התכנון ההיררכי של מערכות ספרתיות Prjects) (Hierarchical יתרונות השימוש בתכנון היררכי של מערכות ספרתיות. (Preliminary Design Review ) PDR של מערכת: עץ מבניות בתכנון היררכי עקרונות התכנון בשיטה "מלמעלה למטה". שימוש בעורך גרפי לחיבור בין מבניות בתכנון ההיררכי. הגדרת מבנית ושימוש בה כמרכיב בתכנון ההיררכי בעורך הטקסט.(PORT MAP, COMPONENT) שימוש בפקודת.GENERATE שימוש בלולאת FOR לחיבור ולשרשור מבניות. פעולת GENERATE מותנית בתנאי.IF שעות 10. פונקציות, פרוצדורות וחבילות סטנדרטיות הכרת כללי התחביר להגדרת פרמטרים של פונקציה (FUNCTION) ועקרונות השימוש בפונקציה הכרת כללי התחביר להגדרת פרמטרים של השימוש בפרוצדורה. פרוצדורה ( PROCEDURE ) ועקרונות 10.2 הכרה של 10.3 חבילת הפונקציות ושל חבילת הפרוצדורות הסטנדרטיות הכרת החבילה.STD_LOGIC_1164 הכרת החבילה.STD_LOGIC_ARITH הכרת החבילה.STD_LOGIC_UNSIGNED בנייה של 10.4 חבילת פונקציות.(PACKAGE) 6 שעות 11. עקרונות של כתיבת Test Bench עקרונות של כתיבת תכנית "סביבת בדיקה" עבור תכנית.UUT-Unit Under Test הפעלת אלמנטים של השהיה וזמן בתכנית "סביבת בדיקה" שימוש ברמות דיווח שונות ASSERT).(REPORT, שימוש במערכים "מצוירים" בתכנית "סביבת בדיקה" לצורך עירור מבואות.UUT 6

7 20 שעות מטלה 12. מסכמת תפקיד המטלה המסכמת להטמיע את השימוש בשפה. מומלץ לבצע את המטלה במקביל ללימודים ההתנסותיים, בהתאם להנחיות הבאות: המטלה המסכמת עשויה לכלול צירוף של שני פרויקטונים (לפחות), מאלה המופיעים בתכנית הלימודים ההתנסותית. ניתן להציע מטלה עצמאית בהיקף ורמה מתאימים. מומלץ שביצוע של המטלה המסכמת ייעשה בקבוצות של 2-4 סטודנטים, וזאת בהתאם להיקף העבודה הנדרש במטלה. ניתן לבצע יותר ממטלה אחת בהתאם להיקף השעות הנדרש לביצוע של כל אחת מן המטלות. אותה מטלה יכולה להתבצע על-ידי כלל הסטודנטים בכיתה, או לחילופין כל אחת מן הקבוצות של הסטודנטים תבצע מטלה שונה. תהליך התכנון והביצוע של המטלה המסכמת יבוצע בהנחיתו של מורה המלמד. בסיום ביצוע המטלה יוגש דוח מסכם על-פי הדרישות הבאות: א. הצגת מטרת המטלה והמפרט הטכני של הפרויקטון. ב. סרטוט תרשים המלבנים של המערכת הכולל את תיאור של המבואות והמוצאים ואת סוג המשתנים המייצג אותם. ג. תיאור של חלוקת המערכת לתת- מבנה תוך ציון המבואות והמוצאים של כל תת-מבנה. ד. תיאור של חלוקת העבודה בין חברי הקבוצה- בהתאם לחלוקה לתת הנערכות. ה. הצגה של קוד VHDL לכל תת-מבנה. ו. הצגת תוצאות ההדמיה עבור כל תת-מערכת. ז. תיאור של האינטגרציה בין המרכיבים השונים, ותיאור של תהליך בדיקת תקינות המערכת (הדמיה) המלצה: לאחר ביצוע של תכנון המטלה ובדיקתה, מומלץ לממשה בחומרה במסגרת שעות המעבדה. 7

8 הערות מומלץ לשקול בחיוב את חיזוק הקשר בין הלימודים העיוניים לבין הלימודים ההיתנסותיים, וזאת באמצעות שילוב, במסגרת השעות העיוניות, ביצוע של חמש * מטלות עיוניות, על-פי הפירוט הבא:.1 מטלה 1 פתרון עיוני לשני ניסויים מתוך הקבוצה (3,4,5). מטלה 2 פתרון עיוני לשלושה ניסויים מתוך הקבוצה (6,7,8,9,10). מטלה 3 פתרון עיוני לניסוי אחד מתוך הקבוצה (11,12). מטלה 4 פתרון עיוני לניסוי אחד מתוך הקבוצה (13,14). מטלה 5 פתרון עיוני לשני ניסויים מתוך הקבוצה (15,16,17). לאחר ביצוע של תכנון המטלה ובדיקתה, מומלץ לממשה, בחומרה, במסגרת שעות המעבדה. * המלצה: 8

9 ספרות מומלצת אלקטרוניקה ספרתית, כרך ב', יחידה 8 תיכון חומרה בעזרת,VHDL הוצאת אורט ובית הספר לטכנולוגיה של האוניברסיטה הפתוחה, (2004) ISBN: שפת תיאור חומרה,VHDL אייל חברבר, הוצאת שורש, (2004). תיכון חומרה ניסויים ופרויקטים ב-,VHDL הוצאת מטח ובית הספר לטכנולוגיה של האוניברסיטה הפתוחה, (2005) ISBN: The VHDL Glden Reference Guide, DOULOS VHDL Prgramming by Example, Duglas L.Perry, McGraw-Hill

אנגלית (MODULE E) בהצלחה!

אנגלית (MODULE E) בהצלחה! 3 בגרות סוג הבחינה: מדינת ישראל חורף תשע"ט, 2019 מועד הבחינה: משרד החינוך 016481 מספר השאלון: א. משך הבחינה: שעה ורבע אנגלית שאלון ה' (MODULE E) ג רסה א' הוראות לנבחן מבנה השאלון ומפתח ההערכה: בשאלון זה